Σχεδίαση του αθροιστή module 2(8) - 1 με χρήση της τεχνικής Wave Pipeline Διπλωματική εργασία. Πανεπιστήμιο Πατρών [Πολυτεχνική Σχολή]. Σχολή Μηχανικών Ηλεκτρονικών Υπολογιστών & Πληροφορικής. Τομέας Υλικού και Αρχιτεκτονικής Υπολογιστών Πολυχρόνης Γ. Καρποδίνης; Δημήτρης Νικολός επιβλέπων καθηγητής

Αναφορές : σσ 95 -96

Περίληψη 1. Συχνότητα Λειτουργίας Ψηφιακών Κυκλωμάτων 2. Conventional Pipelining 3. Wave Pipelining 3.1 Εισαγωγή 3.2 Χρονισμός Wave Pipelined Κυκλωμάτων 3.2.1 Register Constraints 3.2.2 Internal Node Constraints 3.3 Σχεδιασμός Wave Pipelined Κυκλωμάτων 3.3.1 Rough Tuning 3.3.2 Fine Tuning 3.3.3 Συμπεράσματα για τη χρήση της τεχνικής Wave Pipeline 4. ΘΕΜΑΤΑ ΣΧΕΔΙΑΣΜΟΥ VLSI ΚΑΙ WAVE PIPELINING 4.1 Χαρακτηριστικά Μεταγωγής του CMOS Αντιστροφέα 4.1.1 Χρόνος καθόδου 4.1.2 Χρόνος ανόδου 4.1.3 Χρόνος καθυστέρησης διάδοσης 4.2 Χαρακτηριστικά Μεταγωγής Σύνθετων CMOS Πυλών 4.3 Χρονική Βελτιστοποίηση CMOS Κυκλωμάτων 4.4 Παράγοντες που Επηρεάζουν τους Χρόνους Μεταγωγής 4.4.1 Δεδομένα εισόδου 4.4.2 Φαινόμενα σύζευξης χωρητικοτήτων 4.4.3 Μεταβολές στις παραμέτρους κατασκευής 4.4.4 Μεταβολές της θερμοκρασίας και τάσης τροφοδοσίας 5. CMOS ΥΛΟΠΟΙΗΣΗ WAVE PIPELINED ΚΥΚΛΩΜΑΤΩΝ 5.1 Εξισορρόπιση των Χρόνων Μεταγωγής Απλών Πυλών 5.1.1 Σχεδίαση balanced αντιστροφέα 5.1.2 Σχεδίαση balanced NAND πυλών 5.1.3 Σχεδίαση balanced NOR πυλών 5.2 ΕΞΙΣΟΡΡΟΠΗΣΗ ΤΩΝ ΧΡΟΝΩΝ ΜΕΤΑΓΩΓΗΣ ΣΥΝΘΕΤΩΝ ΠΥΛΩΝ 5.2.1 Full - custom σχεδίαση σύνθετων balanced πυλών 5.2.2 Σχεδίαση σύνθετων πθλών με χρήση απλών balanced πυλών 5.3 ΤΕΧΝΙΚΕΣ ΣΧΕΔΙΑΣΗΣ ΣΕ ΕΠΙΠΕΔΟ ΚΥΚΛΩΜΑΤΟΣ 5.4 GLITCHES KAI WAVE PIPELINING 6. MODULE 2(8) - 1 WAVE PIPELINED ADDER 6.1Module 2(8) - 1 Adder 6.2 Wave Pipelined Υλιποίηση του Module 2(8) - Adder 6.2.1 Επίπεδο λευκών box 6.2.2 1o επίπεδο μαύρων κύκλων 6.2.3 2ο επίπεδο μαύρων κύκλων 6.2.4 3ο επίπεδο μαύρων κύκλων 6.2.5 Επίπεδο ρόμβων 6.3 ΚΑΘΟΡΙΣΜΟΣ ΤΗΣ ΣΥΧΝΟΤΗΤΑΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ ΑΘΡΟΙΣΤΗ REFERENCES