Εξώφυλλο από Amazon.com
Logical Effort Designing Fast CMOS Circuits Ivan Sutherland, Bob Sproull, David Harris
Τύπος υλικού:
ΚείμενοΛεπτομέρειες δημοσίευσης: San Francisco Morgan Kaufmann Publishers c1999Περιγραφή: viii,239p. fig.,tablISBN: - 1558605576
- 621.381 52 SUT
Ελλιπή περιεχόμενα:
Contents : How it all Started, Preface, 1. The Method of Logical Effort, 2. Design Examples, 3. Deriving the Method of Logical Effort, 4. Calculating the Logical Effort of Gates, 5. Calibrating the Model, 6. Asymmetric Logic Gates, 7. Unegual Rising and Falling Delays, 8. Circuits Families, 9. Forks of Amplifiers, 10. Branches and Interconnect, 11. Wide Structures, 12. Conclusions, Appendices : A. Cast of Characters, B. Reference Process Parameters, C. Solutions to Selected Exercises, Bibliography, Index
| Τύπος τεκμηρίου | Τρέχουσα βιβλιοθήκη | Ταξιθετικός αριθμός | Αριθμός αντιτύπου | Κατάσταση | Ημερομηνία λήξης | Ραβδοκώδικας |
|---|---|---|---|---|---|---|
![Book [21]](https://library.upatras.gr/nereus/nereus-book-yes.png "Book [21]")
Book [21]
|
ΒΚΠ - Μεσολόγγι Βασική Συλλογή | 621.381 52 SUT (Περιήγηση στο ράφι(Άνοιγμα παρακάτω)) | 1 | Διαθέσιμο | 2420000024686 | |
| Μηχανικών Η/Υ και Πληροφορικής | 621.381 52 (Περιήγηση στο ράφι(Άνοιγμα παρακάτω)) | 1 | Διαθέσιμο |
βιβλιογραφία : σ. 233, ευρετήριο : σσ. 235 - 239, περιέχει ασκήσεις ανα κεφάλαιο.
Contents : How it all Started, Preface, 1. The Method of Logical Effort, 2. Design Examples, 3. Deriving the Method of Logical Effort, 4. Calculating the Logical Effort of Gates, 5. Calibrating the Model, 6. Asymmetric Logic Gates, 7. Unegual Rising and Falling Delays, 8. Circuits Families, 9. Forks of Amplifiers, 10. Branches and Interconnect, 11. Wide Structures, 12. Conclusions, Appendices : A. Cast of Characters, B. Reference Process Parameters, C. Solutions to Selected Exercises, Bibliography, Index
